반도체 수명시험·Latch-up·ESD 총정리 | EM 수명식, HBM·CDM 모델, 방지 설계

한 줄 요약

반도체 신뢰성에서 자주 나오는 세 가지 주제는 수명(가속) 시험, 래치업(Latch-up), ESD(정전기 방전)입니다. 이 글은 요점 메모에 가깝고, 맨 아래에 래치업이 생기는 원리와 방지법, ESD 모델 비교, 전자이동(EM) 수명 식을 추가했습니다.

수명 시험 평가

 

⭐ 가속 수명 시험의 목적

일정한 기간 동안 주어진 조건 하에서 연관된 factor들이 많기 때문에 가속 계수를 이용한 방법을 가속 수명 시험이라 한다.

⭐ 고장률 수명 곡선은 Bath Tube 형태이고 3가지가 있다.

⭐ 반도체 고장 유형 분석의 목적

가속 계수를 산출함으로써 신뢰성(예상 수명시간)을 예측할 수 있고 개선 대책을 수립할 수 있다.

 

⭐ 수명 시험에서 발생 가능한 고장 유형

- Electro-Migration

(EM) 의 유형별 분류 : Metal-Migration, Contact-Migration, Stress-Migration

-   Hot Electron

영향 : Latch up 유발

 

⭐ 불량 분석 기법

-      전기적 분석 (Electrical Analysis)

(가)  DC Parameter Test

(나)  HEA (Hot Electron Analysis) 분석

(다)  E-Beam Probing

(라) 배선 (layout) 분석 및 회로 추출

-      Physical analysis

(가)  X-ray 촬영

(나)  Decapsulation / Delayering

(다)  육안 검사 – Microscope, 주사 전자 현미경, 단면 분석 (Focused Ion Beam)

 

 

EMC 평가

⭐ 반도체 ESD(Electrostaitc Discharge) 평가 – HBM (Human Body Model-사람), MM (Machin Model-머신), CDM (Charged Device Model-IC 차지가 다른 IC에 영향) 반도체 소자나 전자장치, 시스템이 전자파 환경 내에서 다른 물체에 전자파 장애를 주지 않으면서 자신은 적절히 작동하는 능력을 전자기파 적합성 (EMC)라고 한다.

 

EMC는 전자기파를 주는 쪽에서의 적합성에 대한 전자기파 간섭(EMI) 과 받는 쪽에서의 적합성에 대한 전자기파 내성

 

(EMS)를 모두 포함

 

EMS는 전자기파를 견디는 내성

 

⭐ ESD 란 정전기 방전 , 정전기를 띤 두개의 물체 사이에서 갑작스런 전하 전달과정

 

⭐ CMOS 공정의 유일한 단점이 Latch-up

CMOS 공정에서 의도하지 않은 기생회로가 생기고 기생 전류가 생겨 소자를 파괴하는 현상

 

⭐ Latch-up 방지 대책

- Triple-well 공정 사용 (끊어내는 방법)

-  NMOS-PMOS 거리 멀리 배치

-  PMOS는 PMOS / NMOS는 NMOS 끼리 모아서 배치

-  Ntap과 ptap을 가능한 많이

-  Guard-ring 필요

Latch-up이란?

CMOS 구조에는 의도하지 않은 기생 PNPN 사이리스터(SCR)가 숨어 있습니다. 어떤 계기로 이 구조가 켜지면 전원(VDD)과 접지(GND) 사이에 큰 전류가 계속 흘러 오동작하거나 칩이 손상될 수 있습니다. 본문의 "CMOS 공정의 유일한 단점이 Latch-up"이라는 문장이 이 현상을 가리킵니다.

래치업을 일으키는 계기

• I/O 핀에 전원 범위를 벗어나는 과전압·과전류가 들어올 때
• 전원 인가 순서가 맞지 않을 때
• ESD 같은 급격한 전류가 주입될 때
• 기판이나 웰로 전류가 흘러 전위가 바뀔 때

방지 설계

• Guard ring과 충분한 웰·기판 콘택 배치
• NMOS와 PMOS 사이 간격 확보(레이아웃 규칙 준수)
• 저저항 기판이나 에피택셜 기판 사용
• I/O 입력의 클램프 회로, 전원 인가 순서 관리

래치업 시험은 JEDEC의 JESD78 같은 표준을 참고합니다. 레이아웃에서의 대응은 커스텀 레이아웃 설계 총정리의 "자주 챙기는 항목"도 함께 보세요.

ESD 모델 한눈에 비교

모델	방전 상황	특징
HBM (Human Body Model)	정전기를 띤 사람이 칩을 만질 때	대표 등가 회로는 100pF 커패시터와 1.5kΩ 저항. 표준은 JS-001
MM (Machine Model)	대전된 장비가 칩에 닿을 때	대표 등가 회로는 200pF, 저항이 거의 없음. 최근에는 HBM·CDM 중심으로 평가하는 추세
CDM (Charged Device Model)	칩 자체에 쌓인 전하가 접지 물체로 방전	매우 빠른 방전(나노초 이하). 표준은 JS-002

ESD로부터 칩을 지키기 위해 I/O 패드에는 다이오드나 GGNMOS 같은 보호 소자(클램프)를 두고, 전원 라인에도 보호 회로를 둡니다.

전자이동(Electromigration)과 수명

금속 배선에 높은 전류 밀도가 오래 흐르면 전자의 흐름이 금속 원자를 밀어내 배선이 끊기거나(open) 다른 배선과 붙을(short) 수 있습니다. 평균 수명은 Black의 식으로 추정합니다.

MTTF = A × J^(−n) × exp( Ea / kT )

J는 전류 밀도, T는 온도, Ea는 활성화 에너지입니다. 전류 밀도와 온도가 높을수록 수명이 급격히 짧아집니다. 대응 방법은 배선 폭 확대, 전류 밀도 제한, 비아 다중화 등입니다. 본문에서 EM의 유형으로 정리한 metal, contact, stress migration 중 stress migration은 전류가 아니라 열응력으로 생기는 별개 현상으로 구분하기도 합니다.

Hot carrier 효과는 어떤 문제를 만드나

채널의 높은 에너지 전하(hot carrier)가 게이트 산화막 쪽으로 주입되면 문턱 전압 이동과 전류 성능 저하 같은 열화가 생깁니다. 본문에서는 hot electron이 래치업을 유발한다고 정리돼 있는데, 이는 hot carrier로 기판 전류가 늘어나 래치업 조건에 영향을 줄 수 있다는 연결로 이해할 수 있습니다.

함께 보면 좋은 글

• 가속 시험 모델과 시험 항목: 반도체 신뢰성 평가 총정리
• ASIC 설계의 ESD 개념: ESD [Electro Static Discharge]

자주 묻는 질문

Q. 래치업과 ESD는 같은 건가요?

아닙니다. ESD는 정전기 방전이라는 외부 사건이고, 래치업은 CMOS 내부의 기생 구조가 켜져서 생기는 현상입니다. 다만 ESD가 래치업의 계기가 될 수 있습니다.

Q. 가속 수명 시험은 왜 하나요?

실제 수명은 몇 년 단위라 기다릴 수 없어서, 온도·전압 같은 스트레스를 높여 짧은 시간에 수명을 추정하기 위해서입니다.

Q. EM을 줄이려면 무엇을 하나요?

전류가 큰 배선을 넓게 설계하고 비아를 여러 개 두어 전류 밀도를 낮춥니다. 설계 규칙의 최대 전류 밀도 제한을 지키는 것이 기본입니다.

Q. EMC, EMI, EMS는 어떤 관계인가요?

EMC는 간섭을 주지도 받지도 않고 잘 동작하는 능력 전체이고, EMI는 내보내는 전자파의 간섭, EMS는 외부 전자파에 대한 내성입니다.