패키지 기생 성분(RLC)과 신호 무결성 총정리 | 본딩 와이어·크로스토크·SSN [패키지 설계]

한 줄 요약

패키지의 본딩 와이어와 배선에는 기생 저항(R)·인덕턴스(L)·커패시턴스(C)가 생기고, 속도가 빨라질수록 이 작은 값들이 신호 왜곡과 전원 노이즈를 크게 만듭니다. 아래 원문 정리에 이어, 맨 아래에 기생 성분별 영향·완화 방법과 인덕턴스에 의한 전압 노이즈 계산 예시를 추가했습니다.

 

󰊱 신호 연결

각각의 블록이 하나의 정보 블록으로 구분되어 저장되어 있으며 전달되어 온 신호를 받는 것보다 신호를 만들어서 내보내는 것에 더 정보가 많이 필요하기 때문에 입력 모델보다 출력 모델이 더 복잡한 정보를 갖고 있을 수밖에 없다.

 

󰊲 전도체의 기생 성분(RLC)

IC Package의 기생(Parasitic) RLC는 주로 Package의 Wire Bonding 에 의해 발생하며, Wire의 등가회로에서 다음과 같은 값을 갖는다. R_pkg는 Bonding Wire에 직렬로 발생하는 저항으로 통상 수십 mOhm 대의 값을 갖는다. L_pkg는 Bonding Wire 자체가 가진 직렬 인덕턴스로 통상 수 nH 대의 값을 갖는다. C_pkg는 Bonding Wire와 바닥의 GND 사이에 발생하는 캐패시턴스로 통상 0.X pF 대의 값을 갖는다. Package에 의한 기생 RLC는，RLC Extraction 전문 S/W를 이용하여 추출할 수 있다. 기생 RLC 값들은 주파수가 낮은 경우에는 크게 문제가 되지 않는 경우가 많은데, 주파수 가 수백 MHz가 넘어가는 고속 디지털에서는 이러한 작은 RLC값도 큰 영향을 주기 때문 에 신호의 변형이 점점 더 심해진다. 1Gbps 이상의 회로에서는 이 기생 RLC 값의 영향이 너무 커져서 이것들을 어떻게 모델링하느냐에 따라 SI 해석결과에 큰 영향을 미치기도 한 다. 최근에는 초고속의 SI 해석에 기생 RLC 모델 대신 Package의 S parameter를 추출하여 사용하는 경우도 있다. 단순히 개별 wire의 RLC 기생성분만으로는 wire 간의 coupling이 고려되지 않기 때문에，DDR3/4와 같이 Gbps급 디지털 IC에서는 고주파현상을 보다 정확 히 반영하고자 S parameter를 사용하기도 한다. 실제 기생 RLC는 Bonding Wire외에 Package 내의 Trace의 기생성분까지 포함된 값 이지 만 일반적인 Bond wire 구조의 Chip Scale Package에서는 Wire의 기생성분이 대부분을 차 지한다. BGA나 Flipchip처럼 Bonding Wire가 없는 형태의 Package에서는 Ball joint와 trace의 기생성분이 R/L/C_pkg 값을 좌우한다. 형상만 다를 뿐 등가회로는 같으므로 이런 식으 로 IC core와 실제 IC 칩 외부 pin 까지 의 기생 성분이 하나의 수동소자처럼 동작한다는 점이 중요하다. Pin의 양이 많은 BGA 패키지의 경우는 RLC 데이터량이 너무 많아서 IBIS file 내에는 pin별 RLC값을 생략하는 경우가 있다. 정확성이 다소 감소되지만，R_PKG， L_PKG，C_PKG 값이 모든 ibis 내의 모든 pin에 공통으로 적용된다.

 

󰊳 선로간 간섭 (Cross talk)

SI나 EMI를 다룰 때 crosstalk의 개념을 이해해야 한다. RF적인 관점에서는 이 crosstalk를 coupling이라고 부를 수도 있겠지만, SI에서는 모든 선로들이 서로 간섭한다고 볼 수 있다. 이렇게 떨어져 있는 선로간의 간섭(crosstalk) 현상에 대해서는 크게 두 가지 관점에서 설 명이 가능하다. 모든 선로는 inductor라고 볼 수 있다. 선로가 길어지면 그 주변을 회전하 는 자기장이 생성되고, 이렇게 생성된 자기장 때문에 교류성분의 흐름을 막는 것이 바로 inductor이다. 또한 두 개의 선로 사이에는 mutual inductance라고 불리 우는, 각각의 자기 장에 담긴 정보가 서로 교환되어 버리는 현상이 존재한다. 모든 금속과 금속 사이는 capacitor이다. Capacitance는, 도체와 도체 사이에 유전체가 존재하면 발생하는 개념으로 써, 직류는 전달이 안되지만 교류(특히 고주파일수록)는 전달하는 특성이 있다. 그러다 보 니 선로가 위아래로 겹치는 것은 물론이고, 옆으로 지나가는 경우에도 두 선로 사이에 존 재하는 capacitance로 인해 신호가 서로 섞이게 된다.

 

󰊴 EMIC / EMC

EMI 문제는 설계단계에서 부터 제조, 양 산과 테스트 방법론에 이르기까지 영향을 주는 매우 어려운 문제이다. EMI (Electro-Magnetic Interference)는 전자파 장애이고, 전자파 간 섭 EMS (Electro-Magnetic Susceptibility)는 외부 전자파에 대한 내성을 의미한다. EMC (Electro-Magnetic Compatibility)는 EMI가 잘 제어되고, EMS가 잘 되어 전파환경이 쾌적한 상태를 의미한다. 결국 전자장비의 불요 전자파 방출량을 일정 수준 이하로 제어하고, 외 부에서 강한 전자파가 오더라도 오동작하지 않는 그러한 쾌적한 EMC 환경을 만드는 것이 중요하다.

 

[실습]

 

󰊱 전도체의 기생 성분(RLC)을 분석한다.

와이어 본딩을 하는 패키지에서 기생 RLC는 본딩 와이어 외에 패키지내의 Trace의 기생 성분까지 포함된 값이지만 와이어의 기생 성분이 대부분을 차지한다. 와이어 자체에서 발생하는 저항과 직렬 인덕턴스, 와이어와 패드의 접지에 발생하는 캐패시턴스를 전문 S/W를 이용하여 추출할 수 있도록 한다. 기생 RLC 값들은 주파수가 낮을 때는 문제가 되 지 않지만 주파수가 수백 MHz가 넘어가는 고속 디지털에서는 작은 RLC값도 신호에 큰 영향을 주게 된다. IGbps 이상의 회로에서는 기생 RLC 값의 영향이 매우 크므로 SI 해석 을 하여 문제를 해결하여야 한다. BGA나 플립 칩과 같은 솔더 볼을 사용하는 패키지는 볼 연결 부분의 기생성분이 대부분 을 차지한다. 패키지 형태에 따라 형상은 다르지만 등가회로는 같으므로 유사하게 모델링 하여 전문 S/W를 이용하여 분석할 수 있도록 한다.

 

󰊲 선로 간 간섭을 분석한다.

반도체 패키지를 구성하는 모든 선로를 통과하는 전기신호들이 가지고 있는 자기장이 교 류 성분이 서로 영향을 주면서 흐름을 방해하는 cross talk이라고 하는 간섭현상이 발생한 다. 모든 금속과 금속 사이는 캐퍼시터 역할을 하며, 직류는 전달이 안되지만 교류는 전달하는 특성이 있으며, 특히 고주파일수록 그 간섭하는 정도가 심하다. 인근에 있는 두 선로 사이에 존재하는 캐퍼시턴스로 인해 신호가 서로 섞이게 된다. 두 개의 선로 사이에는 발 생하는 인덕턴스와 캐퍼시턴스를 분석하여 그 영향을 최소화할 수 있도록 해야 한다.

 

󰊳 전자파 장애와 전자파 간섭을 조절하여 최적의 전파 환경을 만든다.

전자파 간섭으로 인한 장애 문제는 제품의 사용 중에 성능에 매우 큰 영향을 줄 수 있으 므로 설계단계에서 잘 조절할 수 있어야 한다. 전자장비에서 발생하는 전자파를 일정 수 준 이하로 제어하고, 외부에서 발생하는 전자파의 영향을 받지 않도록 하는 것이 매우 중 요하다. 전자파 장애, 전자파 간섭을 잘 조절하여 전자파에 대한 내성을 갖도록 한다.

 

 

 

 

 

기생 성분별 영향과 완화 방법

성분	생기는 곳	영향	완화 방법
R (저항)	본딩 와이어, 배선 자체	전압 강하(IR drop), 신호 감쇠	배선을 굵고 짧게, 전원 경로 확보
L (인덕턴스)	와이어, 리드, 긴 배선	스위칭 시 전압 노이즈, 링잉, 속도 제한	연결을 짧게, 전원·접지 핀을 여러 개 병렬, 플립칩·BGA 같은 짧은 연결 구조
C (커패시턴스)	와이어와 접지, 인접 선로 사이	신호 지연, 선로 간 간섭(crosstalk)	선로 간격 확보, 접지 선로로 차폐

인덕턴스가 만드는 전압 노이즈 (L·di/dt)

ΔV = L × (di / dt)

예를 들어 본딩 와이어의 인덕턴스가 3nH이고, 한 핀의 전류가 1ns 동안 100mA 변한다면 다음과 같습니다.

ΔV = 3 nH × (0.1 A / 1 ns) = 0.3 V

여러 출력이 동시에 스위칭하면 이 노이즈가 더 커지는데, 이를 SSN(Simultaneous Switching Noise)이나 ground bounce라고 부릅니다. 대응 방법은 다음과 같습니다.

• 전원/접지 핀을 여러 개 두어 유효 인덕턴스를 줄이기
• 가까운 곳에 디커플링 커패시터 배치
• 출력 드라이버의 스위칭 속도(슬루율)를 조절
• 연결이 짧은 패키지(플립칩 등) 선택

왜 S-parameter를 쓰나요?

기생 RLC를 하나의 집중 소자로 표현하는 방식은 선로 간 결합(coupling)과 고주파 효과를 충분히 담지 못합니다. S-parameter는 입력·반사·전달 특성을 주파수 영역에서 한꺼번에 나타내서, 본문에서 설명하신 DDR처럼 Gbps급 신호에서 패키지를 더 정확히 모델링할 수 있습니다.

패키지 형태에 따른 차이

• 와이어 본딩: 와이어가 길어 L이 상대적으로 커서 기생 성분의 영향이 큼 (본문)
• BGA·플립칩: 솔더 볼·범프 연결로 길이가 짧아 일반적으로 L이 훨씬 작고, 기생 성분은 볼·범프 연결 부분이 대부분을 차지 (본문)

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자주 묻는 질문

Q. 기생 성분은 왜 저속에서는 문제가 안 되나요?

인덕턴스에 의한 전압은 전류가 얼마나 빨리 변하는지(di/dt)에 비례하고, 커패시턴스 영향도 주파수에 비례해서 커집니다. 저속에서는 이 효과가 작아서 눈에 띄지 않습니다.

Q. Crosstalk은 어떻게 줄이나요?

선로 사이 간격을 넓히고, 사이에 접지 선로를 넣어 차폐하며, 가능하면 차동 신호를 사용합니다. 평행하게 나란히 가는 구간 길이도 줄입니다.

Q. SI 해석이란?

Signal Integrity(신호 무결성) 해석으로, 기생 성분과 선로 특성 때문에 신호가 얼마나 왜곡되는지, 타이밍과 노이즈 마진을 만족하는지를 분석하는 과정입니다.

Q. EMI와 EMC는 무엇인가요?

EMI는 전자파 간섭이고, EMC는 전자파를 일정 수준 이하로 내보내고 외부 전자파에도 견디는 능력(적합성)을 말합니다.

패키지 제품 설계 시리즈

1. 능동소자·수동소자
2. 신호연결과 전도체의 기생성분(RLC) 분석 (현재 글)
3. SI·PI 신호 왜곡·지연 시뮬레이션
4. 시뮬레이션 결과 분석 후 패키지 설계 반영
5. 패키지 형태 및 구조 설계
6. 패키지 설계 1
7. 패키지 설계 2