패키지 전 공정 개발 2

󰊴 실리콘 관통 전극(TSV: Through Si Via)

반도체 칩에 관통 전극을 형성하여 칩을 적층하는 기술로 와이어 본딩을 위한 추가 공간 을 필요로 하지 않으므로 작은 크기의 제품 구현이 가능하다. 칩과 칩 사이의 연결 길이 의 최소화에 의한를 통해 제품의 동작 속도를 향상시킬 수 있다.

 

1. 개발

반도체 칩과 칩(C2C: Chip to Chip) 또는 칩과 웨이퍼(C2W: Chip to Wafer), 웨이퍼와 웨 이퍼 간(W2W, Wafer)의 접합으로 3차원 적층하는 기술로서 많은 저장 용량과 작은 크기 의 패키지를 제작할 수 있다. 전기적 신호 전달 경로가 짧아져서 고속 반도체에 유리한 기술이다. TSV DRIE(Deep Reactive Ion Etcher) 또는 건식 에칭 기술은 로버트보쉬(R. Bosch Gmbh)에 의해 1994년 특허출원이 되었다. 홀 가공에는 DRIE와 레이저 드릴을 이용 한 방법이 있는데, DRIE는 가공 시간이 많이 소요되고, 레이저 드릴링은 고가의 장비 투 자가 필요하다.

 

2. 구조

TSV는 실리콘 웨이퍼의 상하를 직접 관통하는 전극으로 적층된 웨이퍼 간에 최적화된 신 호의 전송 경로를 제공하며, 와이어 본딩 영역이 필요 없어 패키지의 경박․단소화에 유리 하다. TSV는 카메라 모듈용 CMOS 이미지 센서를 시작으로 MEMS 센서, 적층 DRAM 모듈 등에 적용되고 있다.

 

3. 공정 조건

식각 공정은 식각 반응을 일으키는 물질의 상태에 따라 습식과 건식으로 나뉜다. 에칭에 의해 형성되는 홀의 모양은 에칭 및 보호층 형성 작업 조건에 따라 변화될 수 있다. 즉, 표면의 곡률 반경, 에칭 속도, 표면의 상태는 육플루오린화황(SF6), 플루오로시클로부탄 (C4F8)의 유속이나 챔버 내부의 압력, 전극의 파워, 에칭 시간 등의 영향을 받는다. 반도체 디바이스에서 구리 배선의 제작은 화학기상증착(CVD)이나 물리기상증착(PVD), 전 기도금법(electroplating) 등이 활용되고 있다. 이중에서 전기도금법은 장치 비용과 제조단 가가 낮고, 품질 측면에서는 대면적을 신뢰도 높게 구현할 수 있어 활발하게 활사용되고 있다. 반도체 소자의 집적도가 증가함에 따라 패턴의 크기가 작아지고 종횡비(aspect ratio)가 증가하게 되어 비아 홀이나 배선홈(트렌치, trench: 실리콘 기판에 깊은 홈을 파서 커패시터를 기판 내부에 형성시키는 방법) 내부를 균일하게 충진하는 것이 어렵다.

 

4. 관통 홀 충진(Via hole filling)

일반적으로 관통 홀 충진에 사용되는 도금용 전해액으로는 황산구리 용액이 사용된다. 그 러나 순수한 황산구리 용액만을 사용하는 경우에는 도금된 구리의 단결정이 너무 크기 때 문에 현재는 도금 용액에 여러 가지 유기화합물(유기 첨가제)을 추가하여 도금된 금속의 단결정 크기를 조절하고 동공(void)을 방지하고 있다.

 

5. TSV 효과

TSV를 이용한 3차원 칩 적층 기술은 같은 종류의 반도체 칩을 쌓는 경우에는 고집적 제품 구현이 가능하고, 다른 종류의 반도체 칩을 쌓는 경우에는 SIP(System In Package)를 구현 할 수 있다. 반도체 칩의 실장 면적이 감소함에 따라 반도체 제품군들의 소형, 다기능화가 가능하고, 개발 기간이 단축되며, 비용의 절감을 통해 소량, 다품종 제품군에 대응이 용이 해져서 빠른 시장대응이 가능하다. 또한 최종 제품의 다양성, 설계의 자율성에 기여할 수 있어서 고부가가치 제품을 창출할 수 있다.

 

6. 기술개발 동향 TSV는 미세 관통 전극 및 마이크로 범프 기술의 재연성, 열 방출 문제, 열/전기/응력 마이 그레이션, 칩 뒤틀림, 기계적 취약성에 대한 기술개발이 필요하다.

 

󰊵 플라즈마 클리닝(Plasma Cleaning)

물이나 유기용매를 사용하지 않는 세척 공정으로 공정이 간단하여 반도체나 LED 패키징 공정에 많이 사용되고 있다. 다이 접착이나 와이어 접합 시 계면 접착력을 증가시킨다.

 

1. 클리닝 메커니즘

패키지 표면에 남아 있는 유기잔사 물질을 아르곤과 같은 불활성 가스 분위기상의 챔버 내에서 RF 에너지 소스를 이용하여 산화시키거나 휘발시켜 세척한다. 즉, 플라즈마 상태 에서 발생하는 가스의 이온이나 라디칼이 패키지 또는 기판 표면에 충돌하여 보이지 않는 유기막을 제거하거나, 거칠기를 변화시키는 등 물리적, 화학적 변화를 일으킨다.

 

2. 표면 세척 테스트

시료의 표면에 물방울을 떨어뜨리고, 떨어진 물방울의 응집 정도를 측정함으로써 표면의 형태를 간접적으로 추정할 수 있는 측정법이다.

 

󰊶 와이어 본드(W/B: Wire Bond) 금(Au), 구리(Cu), 알루미늄(Al) 등의 금속 와이어(세선)를 이용하여 칩의 전극(패드)와과 리 드 프레임을 전기적으로 연결한다. 와이어가 주입되는 가는 바늘 모양을 캐필러리라 하며, 바느질의 바늘처럼 금선을 끼워 고압을 걸어주어 볼 접합 형상을 만들어준다. 금 와이어의 직경은 0.8mil ~ 1.2mil, 순도는 99.99%(4N)을를 주로 사용한다. 0.01%는 사용자가 원하는 특성에 맞게 불순물(베릴륨, 칼슘, 세륨)을 첨가하며, 불순물의 종류 및 첨가량은 물리적 특성을 변화시키는 역할을 한다.

 

1. 접합 방식

와이어(wire) 본딩, 탭(TAB: Tape Automated Bonding) 본딩, 플립 칩(flip chip) 본딩, TSV 방식이 있다.

 

2. 와이어 본딩 방식

볼 본딩과 웨지 본딩 방식이 있다. 볼 본딩은 열, 압력, 초음파 에너지를 이용하여 와이어 끝부분에 용접점을 형성시켜 본딩하고, 웨지 본딩은 웨지 도구가 사용되며 와이어를 일정 한 힘으로 기판 위로 누르고 있는 동안 초음파 에너지로 본딩하는 방식이다.

 

3. TAB 방식

사진의 필름(폴리머 계열의 유연성 테이프)과 같은 부분으로, 연속으로 연결된 보내기식의 긴 필름을 붙여 조합한 얇은 동박의 핑거 리드를 반도체 칩의 전극 상에 형성한 볼록부에 열 압착시켜 접합, 외부단자로 쓰는 방식이다. 현재 디스플레이 구동 IC에 주로 사용된다.

 

4. 플립 칩 방식

플립 칩은 반도체 웨이퍼의 칩 패드에 범프를 형성시켜 패키징하지 않고 바로 PCB에 실 장하는 형태로 고밀도화를 할 수 있는 실장 방식이다. 칩에 형성된 범프가 뒤집어서 실장 되기 때문에 플립 칩이라고 한다.