Clock Jitter 총정리 | Period·Cycle-to-cycle·TIE 차이와 Skew와의 비교

한 줄 요약

Jitter는 클럭 엣지가 이상적인 시점에서 시간적으로 흔들리는 정도입니다. 클럭 주기가 일정하지 않으면 타이밍 여유(margin)가 줄어들어 setup violation이 생기기 쉽습니다. 아래 본문에서 종류와 원인을 다루고, 맨 아래에서 Skew와의 차이, setup/hold에 주는 영향, 줄이는 방법을 정리합니다.

[Jitter]

 

1.     Clock Jitter

 

-      디지털 신호에서 이상적인 신호와 실제 신호의 차이입니다.

 

-      Jitter는 신호의 주기, 주파수, 위상, duty cycle, 또는 다른 timing 특성 등의 불안정성을 나타냅니다.

 

-      Clock edge가 range 내에 도착할 수 있기 때문에 두 개의 연속 clock edge 사이의 차이가 해당 cycle의 순간적 주기를 결정합니다. 따라서 timing 분석을 이야기할 때 clock jitter가 중요합니다.

 

-      Jitter의 원인은 PLL loop noise, power supply ripples, thermal noise, crosstalk 등이 있습니다.

 

-      Clock edge의 uncertainty는 positive와 negative edge 모두에 해당될 수 있습니다. 따라서, full cycle과 half cycle jitter는 공존합니다. 일반적으로 clock jitter은 전체 cycle clock jitter를 의미합니다.

 

-      Jitter는 회로의 clock delay와 sync points에서 clock을 사용할 수 있는 time에 영향을 미치기 때문에 path 요소의 설정 및 유지에 영향을 미칩니다.

 

-      Jitter가 clock을 느리게 하는 지 또는 빠르게 하는 지 여부에 따라서 다른 timing clean system에서 setup hold나 setup violation이 일어날 수 있습니다. 이는 chip의 성능이나 기능에 있어서 문제로 이어질 수 있습니다. 따라서 설계자는 clock signal의 jitter값을 알고 timing을 분석하는 과정에서 이를 고려해야합니다.

 

-      Jitter는 timing closure에 지정된 design margin에 기여하는 요소입니다.

 

2.     Clock Jitter 영향

-      디지털 신호의 에러 증가

-      Slip 발생

-      복조된 아날로그 신호에 왜곡을 일으킴.

 

3.     Clock Jitter 종류

1)    Period jitter

-      평균 주기에 대한 임의의 clock 주기의 편차를 의미합니다. 즉, 이상적인 clock 주기와 실제 주기의 차이입니다.

 

-      선택한 cycle에 대한 clock 주기 편차의 평균값인 RMS값을 지정하거나 선택한 그룹 내의 최대 편차와 최소 편차 사이의 차이인 peak-to-peak period jitter로 지정할 수 있습니다.

 

-      디지털 시스템에서 timing margin을 계산할 때 사용될 수 있습니다.

 

2)    Cycle to cycle jitter

-      두개의 연이어진 cycle에 걸친 clock period의 변화를 의미합니다.

 

-      일반적으로 random group 내에서 peak 값으로 보고됩니다.

 

-      이 값은 high frequency jitter를 결정하는 데 사용됩니다.

 

3)    Long term jitter

-      이상적인 위치로부터의 clock edge의 편차를 의미합니다.

 

-      Long term jitter은 여러 cycle에 걸쳐 이상적인 위치에서 clock의 output 변화를 측정합니다.

 

-      예를 들어, 주기가 20ns인 clock의 경우 clock edge가 20ns, 40ns 등에 도달해야 합니다. 따라서 10번째 edge가 201ns이면 10번째 edge에 대한 long term jitter은 1ns라고 할 수 있습니다.

 

4)    Phase jitter

-      Phase noise는 일반적으로 서로 다른 frequency offsets의 noise values 또는 frequency 범위에 걸친 연속 noise의 plot로 설명됩니다.

 

-      Phase jitter는 특정 스펙트럼에 걸친 phase noise의 통합이며 second로 표현됩니다.

 

Phase jitter는 반송파(FC)를 기준으로 두 offset 주파수 사이에 포함된 phase noise energy의 양입니다.

 

5)    Time interval error (TIE)

-      TIE는 기준점에서 측정된 이상적인 위치에서 해당 edge에 대한 시간 편차입니다.

 

-      TIE는 phase noise의 분리된 시간 영역 표현으로, seconds 또는 pico-seconds로 표현됩니다.

 

 

4.     Lock time

-      Lock time이란 얼마나 빨리 주파수가 안정화되는 지를 의미합니다.

 

-      PLL의 기준 clock와 feedback clock이 주파수와 위상이 일치하면 lock되어있다고 부릅니다. 이 때, lock 상태에 도달하는 데 필요한 시간을 lock time이라 합니다.

Jitter 종류 한눈에 비교

종류	의미
Period jitter	각 클럭 주기가 이상적인 주기에서 벗어난 정도
Cycle-to-cycle jitter	인접한 두 주기 길이의 차이
Long-term(accumulated) jitter	여러 주기가 누적된 뒤 이상 위치에서 벗어난 정도
Phase jitter	특정 주파수 구간의 phase noise를 적분한 값 (시간 단위)
TIE (Time Interval Error)	각 엣지가 이상적인 위치에서 벗어난 시간 편차

Jitter와 Skew의 차이

구분	Jitter	Skew
정의	같은 지점에서 엣지 도착 시점이 시간에 따라 흔들리는 정도	서로 다른 플립플롭에 클럭이 도착하는 시간의 차이
성격	무작위적, 사이클마다 변동	대체로 고정적(경로 지연 차이)
원인	PLL 노이즈, 전원 노이즈, 열잡음, crosstalk	클럭 트리 경로·부하·배선 차이
타이밍 분석 반영	clock uncertainty(마진)로 반영	클럭 경로 지연 분석으로 계산

Jitter가 Setup / Hold에 주는 영향

Setup 검사는 서로 인접한 두 클럭 엣지(데이터를 내보내는 엣지와 받는 엣지) 사이 시간으로 판단합니다. 그래서 주기가 흔들리면 그만큼 사용할 수 있는 시간이 줄어듭니다.

T_clk ≥ T_clk→Q + T_logic(max) + T_setup + T_jitter(마진)

반면 Hold 검사는 같은 클럭 엣지를 기준으로 하므로 주기 지터의 영향은 상대적으로 작고, 오히려 skew가 더 중요합니다. 자세한 조건식은 Setup Time과 Hold Time 총정리에서 다뤘습니다.

Jitter를 줄이는 방법

• 전원 노이즈 억제: 디커플링 커패시터 배치, PLL·클럭 회로 전원 분리
• PLL 설계: loop bandwidth, VCO 노이즈 조정, 깨끗한 기준 클럭 사용
• Crosstalk 대책: 클럭 배선 shielding, 간격 확보
• 클럭 경로 단순화: 불필요한 버퍼 단계 줄이기
• 타이밍 마진 확보: STA에서 clock uncertainty에 지터 마진 반영

자주 묻는 질문

Q. Jitter와 Phase noise는 같은 건가요?

같은 현상을 다른 영역에서 본 것입니다. Phase noise는 주파수 영역에서의 표현이고, Jitter는 시간 영역의 표현입니다. 본문에 설명된 phase jitter는 phase noise를 특정 주파수 구간에서 적분한 값입니다.

Q. Jitter의 단위는 무엇인가요?

보통 피코초(ps) 단위의 시간으로 표현하고, 통계적으로 rms 값이나 peak-to-peak 값으로 나타냅니다. 클럭 주기에 대한 비율(UI)로 쓰기도 합니다.

Q. Jitter가 크면 어떤 문제가 생기나요?

setup 여유가 줄어 타이밍 위반이 생기거나, 통신·데이터 변환 회로에서는 비트 에러와 신호 왜곡이 늘어납니다.

Q. Lock time은 지터와 관련이 있나요?

PLL이 기준 클럭과 위상·주파수를 맞추는 데 걸리는 시간이며, 루프 대역폭 설정에 따라 lock time과 지터 특성이 함께 달라지는 trade-off가 있습니다.