한 줄 요약Setup time은 클럭 엣지 전에 데이터가 안정적으로 유지돼야 하는 최소 시간이고, Hold time은 클럭 엣지 후에도 데이터가 바뀌지 않고 유지돼야 하는 최소 시간입니다. 아래 본문에서 정의와 violation 해결 방법을 다루고, 맨 아래에서 비교표와 조건식으로 한 번 더 정리합니다.[Setup Time & Hold Time] 1) Setup Time- 상승(하강)edge 전, 입력으로 받아들이는데 필요한 최소 시간- Switching이 일어나기 전까지 입력이 정확히 인식되는데 필요한 최소 유지 시간을 말합니다. 즉 Data의 파형이 High인지 Low인지를 판별하는데 필요한 최소 시간을 의미합니다. 2) Hold Time- 상승(하강)edge ..

한 줄 요약Latch는 enable(레벨)이 켜져 있는 동안 입력이 출력으로 그대로 전달되는 레벨 감응(level-sensitive) 소자이고, Flip-Flop은 클럭 엣지 순간에만 입력을 받아들이는 엣지 감응(edge-triggered) 소자입니다. 둘 다 이전 상태를 기억하는 순차 회로(sequential circuit)의 기본 요소입니다. Latch는 level sensitive(level trigger) 소자이며 비동기식이다. flip-flop은 edge sensitive( edge trigger)소자이며 synchronous이다. 이 두 logic은 sequential circuit인데 이는 입력 및 현재 상태에 따라 출력 및 다음 상태가 결정되는 논리회로를 의미한다.이 sequential c..

ASIC 물리 설계(Place & Route)를 처음 접하면 RTL, Netlist, LEF, DEF, Liberty 같은 파일 이름이 한꺼번에 나와서 헷갈립니다. 이름은 비슷하지만 담고 있는 정보와 쓰이는 단계가 전부 다릅니다. 이 글에서는 DEF와 LEF의 차이, RTL과 Netlist의 차이, 그리고 설계 흐름에서 각 파일이 어디에 쓰이는지를 표와 예시로 정리했습니다.※ 개념 이해를 위해 단순화한 설명과 예시입니다. 실제 파일 문법과 항목은 사용하는 EDA 툴(Cadence, Synopsys 등)과 공정 라이브러리 문서를 기준으로 확인하세요.한눈에 비교파일이름의 뜻담고 있는 정보주로 쓰이는 단계RTLRegister Transfer Level레지스터 사이의 데이터 흐름과 동작(Verilog/VHDL)..

패키지 특성 이해 능동소자 – 다이오드, 트랜지스터 -      전기에너지를 발생할 수 있는 능력을 갖춤 수동소자 – 저항, 인덕터, 콘덱서-      에너지를 소비, 축적하거나 그대로 통과시키는 작용 PCB 기반의 잡음 문제 해결을 위해서는 공진과 임피던스 최적화 기생 성분 RLC-      Package의 Wire Bonding 에 의해 발생 선로간 간섭 (cross talk)-      SI나 EMI를 다룰 때 모든 선로들이 서로 간섭, 모든 선로는 inductor라고 볼 수 있다. 신호 무결성-      전기 신호의 품질에 대한 척도-      디지털의 출력신호가 PCD 등으로 구성된 채널을 통해 통과될 때 측정되는 신호의 패턴이 잡음, 왜곡 없이 원래의 값이 보존되고 전달되는 것 -      실..

한 줄 요약반도체 칩은 웨이퍼에서 만들어진 뒤 패키징(후공정)을 거쳐야 기판과 연결되고 외부 환경으로부터 보호됩니다. 이 글은 웨이퍼 범핑(RDL, UBM, 솔더 범프)과 몰딩 이후 후공정을 정리한 학습 노트이고, 맨 아래에 후공정 전체 흐름과 접속 방식 비교표를 추가했습니다.웨이퍼 범핑 공정 개발하기 재배열 (RDL, Re-Distribution Layer)알루미늄 패드의 위치를 임의로 변경하는 것을 총칭 웨이퍼 레벨 패키지 (WLP)- 웨이퍼 안 짜르고 그냥 패키지 재부동태화 (Re-Passivation)- I/O 패시베이션 개구가 표준 플립 칩 범프에 비해 작거나 너무 크게 되는 문제에 대해 보정 UBM (Under Bump Metalization) 형성- 칩 패드와 솔더..

패키지 전 공정 개발 패키지 공정 순서 1. Wafer Test & sort 2. Die Separation EDS Test – DC Test, AC Test function test를 통과한 good die를 절단 3. Die attach (리드 프레임에 다이 접착) 4. 에폭시 수지로 밀봉, Wire Bond (와이어 or 솔더볼(납&주석)로 연결) 5. tream and form 후 Plastic Package 6. Final Package & Test 후면 연마 - 절단하기 전 뒷면을 갈아주는 것 - 백그라인딩이라 하며, 회로 소자가 완성된 웨이퍼를 패키지 공정 및 특성에 적합한 두께로 만들기 위해 웨이퍼의 후면을 연삭하는 과정 - 후면 연마 이전 다이싱 라미네이션 - 반도체 웨이퍼의 뒷면을 연삭..