셀 라이브러리사용자의 특정한 용도에 적합하도록 만들어지는 주문형 집적회로를 설계하는 방식으로 분류하면 완전주문형 IC, 반주문형 IC, FPLD(Field Programmable Logic Device) 로 나눌 수 있다. SOG레이아웃은 기본 셀이라 불리는 셀이 2차원 배열로 이루어지며 NAND 또는 NOR 게이트 구조로 구성 표준 셀 방식이미 동작과 성능이 검증된 기본 논리 게이트를 포함한 논리 블록들이 표준셀이라는 이름으로 모아져 있는 데이터베이스(이를 셀 라이브러리라 부름)를 활용  IP이미 기능 및 성능이 검증된 것들을 재사용하는 셀 1.     하드웨어 IP-  Hard IP : 특정한 공정의 설계 규칙에 따라 레이아웃으로 완성되어 있는 IP-  Firm IP : 특정 공정에 따라 합성까지만 ..

[Jitter] 1. Clock Jitter - 디지털 신호에서 이상적인 신호와 실제 신호의 차이입니다. - Jitter는 신호의 주기, 주파수, 위상, duty cycle, 또는 다른 timing 특성 등의 불안정성을 나타냅니다. - Clock edge가 range 내에 도착할 수 있기 때문에 두 개의 연속 clock edge 사이의 차이가 해당 cycle의 순간적 주기를 결정합니다. 따라서 timing 분석을 이야기할 때 clock jitter가 중요합니다. - Jitter의 원인은 PLL loop noise, power supply ripples, thermal noise, crosstalk 등이 있습니다. - Clock edge의 uncertainty는 positive와 negative edge ..

+ 생각나는 대로 정리해보는 Synthesis + 우선 Synthesis란 무엇일까요? - high level의 RTL을 구현 가능한 low level의 netlist로 바꾸는 과정입니다. - ASIC 설계에서 가장 중요한 PPA (Power, Performance, Area)를 최적화하는 프로세스입니다. - Input : RTL, Technology libraries, Constraints (Environment, clocks, IO delays 등), UPF(Power intent for power aware synthesis) 가 있음 - Output : Netlist, SDC, Reports, UPF(Unified Power Format) 등 - Synthesis할 때 쓰는 대표적인 tool : ..

자동 배치 배선 환경 구축 및 배치 계획 󰊱 셀 라이브러리 (Cell Library) 사용자의 특정한 용도에 적합하도록 만들어지는 주문형 집적회로(ASIC, Application Specific IC)를 설계하는 방식으로 분류하면 그림과 같이 크게 완전주문형 IC, 반주문 형 IC 그리고 FPLD(Field Programmable Logic Device)로 나눌 수 있다.반주문형 IC도 크게 2가지가 있는 데, SOG(Sea-of-Gates) 방식과 표준 셀 방식이다. 각각 의 특징을 정리하면 다음과 같다.SOG 방식은, 레이아웃은 기본셀이라 불리는 셀의 2차원 배열로 이루어지며, 이 기본셀들 은 NAND 또는 NOR 게이트 구조로 구성되어 있다. 이것은 어떠한 논리 함수도 NAND나 NOR 게이트만을..