웨이퍼 범핑 공정 개발하기 재배열 (RDL, Re-Distribution Layer) 알루미늄 패드의 위치를 임의로 변경하는 것을 총칭 웨이퍼 레벨 패키지 (WLP) - 웨이퍼 안 짜르고 그냥 패키지 재부동태화 (Re-Passivation) - I/O 패시베이션 개구가 표준 플립 칩 범프에 비해 작거나 너무 크게 되는 문제에 대해 보정 UBM (Under Bump Metalization) 형성 - 칩 패드와 솔더 범프 사이에서 UBM 층 형성이 필수적으로 요구 (barrier metal) 솔더 볼(범프) 형성 기판과 패드를 전기적으로 연결 - 플립 칩 설계 고려사항 (칩을 뒤집는다) 1. 신호선 폭과 간격 미세화, 기판의 층수의 최소화 2. 블라인드 및 매몰 비아/비아 드릴 기술 3. 코어 비아 한계치 ..

패키지 전 공정 개발 패키지 공정 순서 1. Wafer Test & sort 2. Die Separation EDS Test – DC Test, AC Test function test를 통과한 good die를 절단 3. Die attach (리드 프레임에 다이 접착) 4. 에폭시 수지로 밀봉, Wire Bond (와이어 or 솔더볼(납&주석)로 연결) 5. tream and form 후 Plastic Package 6. Final Package & Test 후면 연마 - 절단하기 전 뒷면을 갈아주는 것 - 백그라인딩이라 하며, 회로 소자가 완성된 웨이퍼를 패키지 공정 및 특성에 적합한 두께로 만들기 위해 웨이퍼의 후면을 연삭하는 과정 - 후면 연마 이전 다이싱 라미네이션 - 반도체 웨이퍼의 뒷면을 연삭..

패키지 레벨 성능 검증 테스트 핸들러- 테스터 결과에 따라 소자 혹은 모듈의 불량 여부를 판정하여 그 결과에 따라 등급별로 자동 분류하여 수납시키는 핸들링 장치- 소자 이동 방식에 따른 분류 – 수직식 테스트 핸들러 – Track (디바이스를 test site로 보내는 장치로 디바이스를 한 개씩 테스트 위치로 흘러보냄)- 테스트 핸들러 장비 선정 시 고려사항- 테스트 시간 단축 패키지 레벨 수율 영향 요소1.     웨이퍼 레벨에서 기인하는 요소- 진행성 요소 – 금, 기공, 불순물 등의 이동으로 인한 특성 변화- 정전기- 테스트 규격에 벗어난 양품 2.     패키지 공정에서 기인하는 요소-  웨이퍼 백 그라인딩 공정-  웨이퍼 소잉 공정-  다이 본딩 공정-  와이어 본딩 공정-  몰딩 공정-  도금..

제품 사양과 특성을 기준으로 시험 장비를 선정하고, 웨이퍼 상태에서 또는 조립 완료 후의 조립품 상태에서 테스트 패턴을 적용하여 전기적 특성 및 동작 특성을 검사하여 양산성을 검증하고, 양품 여부를 판별할 수 있다. 핵심용어 :  웨이퍼 레벨 테스트, EBS(electrical die sort), Parametric test, Laser test, Multiprobr test, Probe station. Probe card, FMEA(failure mode effective analysis), 수율, DUT (device under test) 웨이퍼 레벨 기능 검증 DC parametric 테스트 (ET Test)- 개별 소자(트랜지스터, 저항, 캐패시터, 다이오드)들의 특성 파라미터 test 웨이퍼 번..

셀 라이브러리사용자의 특정한 용도에 적합하도록 만들어지는 주문형 집적회로를 설계하는 방식으로 분류하면 완전주문형 IC, 반주문형 IC, FPLD(Field Programmable Logic Device) 로 나눌 수 있다. SOG레이아웃은 기본 셀이라 불리는 셀이 2차원 배열로 이루어지며 NAND 또는 NOR 게이트 구조로 구성 표준 셀 방식이미 동작과 성능이 검증된 기본 논리 게이트를 포함한 논리 블록들이 표준셀이라는 이름으로 모아져 있는 데이터베이스(이를 셀 라이브러리라 부름)를 활용  IP이미 기능 및 성능이 검증된 것들을 재사용하는 셀 1.     하드웨어 IP-  Hard IP : 특정한 공정의 설계 규칙에 따라 레이아웃으로 완성되어 있는 IP-  Firm IP : 특정 공정에 따라 합성까지만 ..

DRC회로도 데이터를 참고하여 레이아웃을 완성하면 각 레이어들이 공정에서 제공하는 여러 설계 규칙을 잘 만족하고 있는지 검증하는 과정 LVS- DRC 검증을 통해 레이어들 간의 설계 규칙의 검증이 완료되면 레이아웃 데이터와 회로도 데이터가 일치하는지 여부를 알아보는 것 - 레이아웃 데이터와 회로도 데이터의 비교 검증 LPE ( Layout Parastic Extraction)레이아웃 데이터로부터 기생적인 RC 성분을 추출하는 것  Placement1.     배치 설정 및 검사하기2.     DFT 및 전원 설정하기3.     배치 및 최적화하기4.     클록 트리 합성하기   레이아웃 검증 - 레이아웃 검증 툴 선정 및 DRC 수행1.     커스텀 레이아웃하기2.     DRC 실행하기3.     ..