CTS ? - Chip 전체에 걸쳐 clock 신호를 알맞게 분배 - 각각 다른 위치에 있는 모든 FF이 하나처럼 동작하도록 하기 위함 - clock tree에는 보통 inverter쌍을 사용한다. inverter는 duty를 보상해줌 ( buffer는 delay가 쌓여 사용하지 않는다) - variation 때문에 CTS cell은 최소한으로 넣어야한다. - CTS의 종착역인 FF의 clock pin을 sink pin이라 함 CTS cell이 최소한으로 들어가는 대신 라우팅이 길어지면 noise 문제에 취약해진다. * 라우팅이 짧아지면 congestion 문제와 short 문제가 생긴다. CTS 단계 1) clock source와 FF의 clk pin 사이에 있는 physical 요소들을 계산하여 ti..

한 줄 요약Setup time은 클럭 엣지 전에 데이터가 안정적으로 유지돼야 하는 최소 시간이고, Hold time은 클럭 엣지 후에도 데이터가 바뀌지 않고 유지돼야 하는 최소 시간입니다. 아래 본문에서 정의와 violation 해결 방법을 다루고, 맨 아래에서 비교표와 조건식으로 한 번 더 정리합니다.[Setup Time & Hold Time] 1) Setup Time- 상승(하강)edge 전, 입력으로 받아들이는데 필요한 최소 시간- Switching이 일어나기 전까지 입력이 정확히 인식되는데 필요한 최소 유지 시간을 말합니다. 즉 Data의 파형이 High인지 Low인지를 판별하는데 필요한 최소 시간을 의미합니다. 2) Hold Time- 상승(하강)edge ..

한 줄 요약Latch는 enable(레벨)이 켜져 있는 동안 입력이 출력으로 그대로 전달되는 레벨 감응(level-sensitive) 소자이고, Flip-Flop은 클럭 엣지 순간에만 입력을 받아들이는 엣지 감응(edge-triggered) 소자입니다. 둘 다 이전 상태를 기억하는 순차 회로(sequential circuit)의 기본 요소입니다. Latch는 level sensitive(level trigger) 소자이며 비동기식이다. flip-flop은 edge sensitive( edge trigger)소자이며 synchronous이다. 이 두 logic은 sequential circuit인데 이는 입력 및 현재 상태에 따라 출력 및 다음 상태가 결정되는 논리회로를 의미한다.이 sequential c..

한 줄 요약논리 게이트는 0과 1(디지털 신호)을 입력받아 정해진 논리 연산을 하는 가장 기본적인 회로입니다. AND·OR·NOT이 기본이고, 여기에 NAND·NOR·XOR·XNOR이 더해집니다. 아래에서 게이트별 설명과 함께 진리표, 불리언 식, 반도체(CMOS) 구현에서의 차이를 정리했습니다.논리 게이트(Logic Gate)는 디지털 논리 회로에서 입력 신호를 받아서 논리적인 연산을 수행하고 출력 신호를 생성하는 기본적인 논리 요소입니다. 논리 게이트는 논리 연산자 AND, OR, NOT, XOR, NAND, NOR 등을 구현하며, 이를 조합하여 복잡한 디지털 회로를 만들어냅니다. 주요한 논리 게이트의 기능은 다음과 같습니다:AND 게이트(AND Gate): 모든 입력이 1인 경우에만 출력이 1이 되..

합성(Synthesis) 스크립트를 처음 보면 target library, link library, symbol library, synthetic library가 한꺼번에 나와서 헷갈립니다. 이름은 비슷하지만 역할이 완전히 다릅니다. 이 글에서는 Synopsys Design Compiler(DC) 기준으로 각 라이브러리가 하는 일과 설정 예시, 자주 나는 에러를 정리했습니다.※ Design Compiler 기준 설명입니다. 다른 합성 툴(예: Cadence Genus)도 개념은 같지만 변수 이름과 명령은 다를 수 있습니다.한눈에 비교변수역할들어가는 것target_library합성(mapping) 때 툴이 실제로 골라 쓰는 셀의 라이브러리공정의 표준 셀 라이브러리(.db)link_library설계를 읽은 ..

ASIC 물리 설계(Place & Route)를 처음 접하면 RTL, Netlist, LEF, DEF, Liberty 같은 파일 이름이 한꺼번에 나와서 헷갈립니다. 이름은 비슷하지만 담고 있는 정보와 쓰이는 단계가 전부 다릅니다. 이 글에서는 DEF와 LEF의 차이, RTL과 Netlist의 차이, 그리고 설계 흐름에서 각 파일이 어디에 쓰이는지를 표와 예시로 정리했습니다.※ 개념 이해를 위해 단순화한 설명과 예시입니다. 실제 파일 문법과 항목은 사용하는 EDA 툴(Cadence, Synopsys 등)과 공정 라이브러리 문서를 기준으로 확인하세요.한눈에 비교파일이름의 뜻담고 있는 정보주로 쓰이는 단계RTLRegister Transfer Level레지스터 사이의 데이터 흐름과 동작(Verilog/VHDL)..