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Synthesis(합성) 총정리 | RTL→Netlist 입력·출력, SDC 제약, 결과 확인 [ASIC 설계]

한 줄 요약Synthesis(합성)는 사람이 쓴 RTL을 공정 라이브러리의 표준 셀로 이루어진 게이트 수준 Netlist로 바꾸면서, 제약 조건(SDC)을 만족하도록 PPA(전력·성능·면적)를 최적화하는 단계입니다. 아래 본문은 실무 흐름 중심의 노트이고, 맨 아래에 전체 흐름 표와 SDC 제약 예시, 결과 확인 방법, FAQ를 정리했습니다.+ 생각나는 대로 정리해보는 Synthesis + 우선 Synthesis란 무엇일까요? - high level의 RTL을 구현 가능한 low level의 netlist로 바꾸는 과정입니다.- ASIC 설계에서 가장 중요한 PPA (Power, Performance, Area)를 최적화하는 프로세스입니다. - Input : RTL, Technology libraries..

반도체 공정 및 설계/ASIC 설계 2022. 10. 22. 16:24
자동 배치 배선 및 기생 성분 추출 [레이아웃 설계]

󰊱 배치 (Placement) 평면 계획의 다음 단계는 배치이다.평면 계획의 목표는 셀들의 상대적인 위치를 정하는 것이라면, 배치의 목표는 셀들의 절대적인 위치를 정하는 것이다. 배치 툴은 평면 계획에 서 정해진 셀들을 입력으로 하여 실행된다. 배치 툴은 전체 칩의 면적과 전력 소모, 그리 고 지연 시간을 최소화하는 셀들의 위치를 구한다. 필요에 따라 셀들의 회전이나 반전 등 을 통해 보다 나은 결과를 얻을 수 있다. 󰊲 배선 (Routing) 배치의 다음 단계는 배선이다.배선은 셀들의 위치와 네트리스트 정보를 입력으로 하여 각 셀들을 연결하는 실제적인 배선 레이아웃을 생성하는 과정이다. 배선은 그림과 같이 전역 배선과 상세 배선의 2단계로 나뉜다.  그림은 개념적인 모양을 보여주고 있는데, 왼쪽의 ..

반도체 공정 및 설계/ASIC 설계 2022. 10. 21. 15:30
자동 배치 배선하기 [레이아웃 설계]

자동 배치 배선 환경 구축 및 배치 계획 󰊱 셀 라이브러리 (Cell Library) 사용자의 특정한 용도에 적합하도록 만들어지는 주문형 집적회로(ASIC, Application Specific IC)를 설계하는 방식으로 분류하면 그림과 같이 크게 완전주문형 IC, 반주문 형 IC 그리고 FPLD(Field Programmable Logic Device)로 나눌 수 있다.반주문형 IC도 크게 2가지가 있는 데, SOG(Sea-of-Gates) 방식과 표준 셀 방식이다. 각각 의 특징을 정리하면 다음과 같다.SOG 방식은, 레이아웃은 기본셀이라 불리는 셀의 2차원 배열로 이루어지며, 이 기본셀들 은 NAND 또는 NOR 게이트 구조로 구성되어 있다. 이것은 어떠한 논리 함수도 NAND나 NOR 게이트만을..

반도체 공정 및 설계/ASIC 설계 2022. 10. 21. 13:11
설계 가이드의 이해와 레이아웃 적용 [레이아웃 설계]

󰊱 공정의 설계 권고사항(Design Guide) 반도체 공정은 트랜지스터의 분류와 같이 바이폴라 공정, CMOS 공정, BiCMOS 공정, 화합 물 반도체 공정 등으로 나뉜다. 반도체 공정을 제공하기 위해서는 대규모의 투자가 요구 되므로, 전세계적으로 몇몇의 업체가 파운드리(foundry)라고 불리는 공정을 대표적으로 진 행하고 있다. 현재 많은 수의 집적회로 설계 업체는 설계 데이터를 파운드리 업체에 제공 하여 공정을 의뢰하게 된다. 공정에 직접 관련된 엔지니어에게는 각각의 반도체 단위 공정에 대한 깊이 있는 지식과 반도체 공정 장비에 대한 이해가 필요하지만 반도체 레이아웃 설계자의 입장에서는 그 공 정의 특징을 대표하는 몇 가지 기본 지식만 있으면 일단은 충분하다. 현재 가장 많이 선 택되는 CM..

반도체 공정 및 설계/ASIC 설계 2022. 10. 20. 22:52
커스텀 레이아웃 설계 총정리 | DRC·LVS·LPE 검증 순서 [레이아웃 설계]

한 줄 요약커스텀 레이아웃은 회로도를 바탕으로 트랜지스터와 배선을 직접 레이어 도형으로 그려 마스크용 데이터를 만드는 작업입니다. 완성한 레이아웃은 DRC(설계 규칙 검증)와 LVS(회로도 일치 검증)를 통과해야 하며, 이어서 기생 성분 추출과 시뮬레이션으로 성능을 확인합니다. 아래 본문에서 설계 규칙과 실습 순서를 다루고, 맨 아래에 검증 흐름 표와 FAQ를 정리했습니다. 설계 규칙의 이해와 레이아웃 수행 󰊱 반도체 칩(chip)과 레이아웃반도체 칩(chip)을 제작하기 위한 과정은 여러 가지 기계적 장치 및 물리․화학적 재료를 필요로 하는 반도체 공정(process)으로 진행된다. 반도체 공정을 통한 반도체 칩의 제작은 주로 자외선(UV)을 이용한 광 리소그라피(photo lithography) 기..

반도체 공정 및 설계/ASIC 설계 2022. 10. 20. 17:21
배선 계획 수립 [레이아웃 설계]

󰊱 효율적인 배선을 위한 기본 가이드라인반도체 레이아웃 설계에서 셀 또는 블록의 배치뿐만이 아니라 배선이 매우 중요한데 배선은 대부분 저항이 낮은 금속성 레이어인 메탈(metal) 레이어를 이용하여 이루어진다. 배선 거리가 짧은 경우에는 제한적으로 액티브(active) 레이어 및 폴리(poly) 레이어도 배선에 사용될 수 있다. metal1 레이어 배선과의 접점은 액티브 영역(active contact)과 폴리 영역(poly contact)으로 구성되며, 그 외에는 인접한 상・하위 메탈 간에 비아(via)를 이용한 접점이 있게 된다. 또한 래치-업(latch-up)을 방지하고 누설 전류 및 잡음 특성을 개선하기 위한 웰 콘택(well contact)과 기판 콘택(substrate contact)이 있다..

반도체 공정 및 설계/ASIC 설계 2022. 10. 20. 11:19
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