󰊱 웨이퍼 레벨 테스트 개요반도체 IC 웨이퍼 제조 공정 중에 발생된 결함들은 각각의 단위 공정에서 스크라이브 라 인(scribe line)안에 있는 테스트 모듈에서 기본적 전기 특성 테스트를 통해 간접적으로 소 자의 전기 특성을 찾아낸다. 더불어 웨이퍼 칩 상에서는 공정 중에 전기적 테스트를 할 수 없으므로 물리적 손상과 오염물질을 찾아내어 단위 공정을 최적화하는데 사용한다. 이 런 약식의 테스트는 고객이 원하는 사양의 소자 특성 검증 방법이 아니다. 소자의 총체적 인 검증 테스트는 웨이퍼 제작 공정이 완료된 후 DC, AC, 기능(function) 테스트 등을 통 하여 고객이 요구한 제품 특성 규격에 따라 양품과 불량으로 나누어 판별되고, 이 양품과 불량품의 비율이 제품의 테스트 수율이 된다. 테스..

+ 생각나는 대로 정리해보는 Synthesis + 우선 Synthesis란 무엇일까요? - high level의 RTL을 구현 가능한 low level의 netlist로 바꾸는 과정입니다. - ASIC 설계에서 가장 중요한 PPA (Power, Performance, Area)를 최적화하는 프로세스입니다. - Input : RTL, Technology libraries, Constraints (Environment, clocks, IO delays 등), UPF(Power intent for power aware synthesis) 가 있음 - Output : Netlist, SDC, Reports, UPF(Unified Power Format) 등 - Synthesis할 때 쓰는 대표적인 tool : ..

󰊱 몰드 공정(Mold Process) 1. 몰드 공정의 개요 전 처리된(front) 공정 이후 공정으로 리드 프레임(lead frame) 이나 기판(substrate)을 기반 으로 조립된 chip과 Au wire로 구성된 제품을 먼지, 습기, 충격 등 외부 환경으로부터 물 리, 화학, 전기적으로 보호하기 위하여 열경화성 수지인 EMC(Epoxy Mold Compound)를 이 용하여 밀봉(encapsulation)하는 공정이다. (1) 몰딩 성형 방식의 종류 (가) 이동형 몰딩(Transfer Molding) 원통 모양의 EMC인 펠렛(pellet)을 몰드 다이의 램 포트에 넣고, 램 포트 속으로 램이 들어가 압력을 가하면 EMC가 겔(gel) 상태로 몰드 다이의 캐비티(cavity)속으 로 유동하여 ..

󰊴 실리콘 관통 전극(TSV: Through Si Via) 반도체 칩에 관통 전극을 형성하여 칩을 적층하는 기술로 와이어 본딩을 위한 추가 공간 을 필요로 하지 않으므로 작은 크기의 제품 구현이 가능하다. 칩과 칩 사이의 연결 길이 의 최소화에 의한를 통해 제품의 동작 속도를 향상시킬 수 있다. 1. 개발 반도체 칩과 칩(C2C: Chip to Chip) 또는 칩과 웨이퍼(C2W: Chip to Wafer), 웨이퍼와 웨 이퍼 간(W2W, Wafer)의 접합으로 3차원 적층하는 기술로서 많은 저장 용량과 작은 크기 의 패키지를 제작할 수 있다. 전기적 신호 전달 경로가 짧아져서 고속 반도체에 유리한 기술이다. TSV DRIE(Deep Reactive Ion Etcher) 또는 건식 에칭 기술은 로버트보쉬..

󰊱 후면 연마 후면 연마는 백그라인딩(B/G: Back Grinding)이라 하며, 회로소자가 완성된 웨이퍼를 패키 지 공정 및 특성에 적합한 두께로 만들기 위해 웨이퍼의 후면을 연삭하는 과정으로이다. 박형화, 다층화되고 있는 패키지 추세에 따라 중요한 공정이라 할 수 있다. 전통적인 (conventional) 공정과 후면 연마 이전 다이싱(DBG: Dicing Before Grinding) 공정이 있다. 1. 칩 준비(D/P: Die Preparation) 후면 연마 공정의 방식 전통적인 공정은 웨이퍼 후면 연마 후 각 단위별로 칩을 절단하는 순서로 진행하여 공정 이 단순하다는 장점이 있으나, 칩 강도가 감소하고와 얇은 칩은 공정이 불가능하다. 후면 연마 이전 다이싱은 주로 얇은 웨이퍼에 적용하는 공정..

󰊱 신호 연결과 전도체의 기생 성분(RLC)IC Package의 기생 RLC는 주로 패키지의 신호전달 경로에 의해 결정된다. 기생 RLC 값 은 일반적으로 주파수가 낮은 경우에는 크게 문제가 되지 않지만 주파수가 수백 MHz를 넘어가면 작은 값도 신호의 변형을 크게 발생시킬 수 있으므로 영향을 최소화할 수 있도 록 해야 한다. 특히 핀의 수가 많은 BGA 형태의 패키지 RLC 데이터 양이 많으므로 이를 고려하는데 유의해야 한다. 󰊲 임피던스 최적 설계선로가 길어지면 주변에 생성되는 자기장이 교류성분의 흐름을 막는 인덕턴스 현상이 발 생한다. 도체와 도체 사이에 유전체가 존재하면 발생하는 컨덕턴스는 직류는 전달이 안되 지만 고주파 교류에는 잘 전달되는 특성이 있다. 전력 정합성 과정에서는 PCB 기판의..