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패키지 레벨 성능 검증

패키지 레벨 성능 검증 테스트 핸들러- 테스터 결과에 따라 소자 혹은 모듈의 불량 여부를 판정하여 그 결과에 따라 등급별로 자동 분류하여 수납시키는 핸들링 장치- 소자 이동 방식에 따른 분류 – 수직식 테스트 핸들러 – Track (디바이스를 test site로 보내는 장치로 디바이스를 한 개씩 테스트 위치로 흘러보냄)- 테스트 핸들러 장비 선정 시 고려사항- 테스트 시간 단축 패키지 레벨 수율 영향 요소1.     웨이퍼 레벨에서 기인하는 요소- 진행성 요소 – 금, 기공, 불순물 등의 이동으로 인한 특성 변화- 정전기- 테스트 규격에 벗어난 양품 2.     패키지 공정에서 기인하는 요소-  웨이퍼 백 그라인딩 공정-  웨이퍼 소잉 공정-  다이 본딩 공정-  와이어 본딩 공정-  몰딩 공정-  도금..

반도체 공정 및 설계/패키지 & 설계 & 검증 2022. 12. 28. 09:30
웨이퍼 레벨 기능 검증

제품 사양과 특성을 기준으로 시험 장비를 선정하고, 웨이퍼 상태에서 또는 조립 완료 후의 조립품 상태에서 테스트 패턴을 적용하여 전기적 특성 및 동작 특성을 검사하여 양산성을 검증하고, 양품 여부를 판별할 수 있다. 핵심용어 :  웨이퍼 레벨 테스트, EBS(electrical die sort), Parametric test, Laser test, Multiprobr test, Probe station. Probe card, FMEA(failure mode effective analysis), 수율, DUT (device under test) 웨이퍼 레벨 기능 검증 DC parametric 테스트 (ET Test)- 개별 소자(트랜지스터, 저항, 캐패시터, 다이오드)들의 특성 파라미터 test 웨이퍼 번..

반도체 공정 및 설계/패키지 & 설계 & 검증 2022. 12. 28. 09:25
ASIC & IP

셀 라이브러리사용자의 특정한 용도에 적합하도록 만들어지는 주문형 집적회로를 설계하는 방식으로 분류하면 완전주문형 IC, 반주문형 IC, FPLD(Field Programmable Logic Device) 로 나눌 수 있다. SOG레이아웃은 기본 셀이라 불리는 셀이 2차원 배열로 이루어지며 NAND 또는 NOR 게이트 구조로 구성 표준 셀 방식이미 동작과 성능이 검증된 기본 논리 게이트를 포함한 논리 블록들이 표준셀이라는 이름으로 모아져 있는 데이터베이스(이를 셀 라이브러리라 부름)를 활용  IP이미 기능 및 성능이 검증된 것들을 재사용하는 셀 1.     하드웨어 IP-  Hard IP : 특정한 공정의 설계 규칙에 따라 레이아웃으로 완성되어 있는 IP-  Firm IP : 특정 공정에 따라 합성까지만 ..

반도체 공정 및 설계/ASIC 설계 2022. 12. 27. 09:12
커스텀 레이아웃(Custom layout)

DRC회로도 데이터를 참고하여 레이아웃을 완성하면 각 레이어들이 공정에서 제공하는 여러 설계 규칙을 잘 만족하고 있는지 검증하는 과정 LVS- DRC 검증을 통해 레이어들 간의 설계 규칙의 검증이 완료되면 레이아웃 데이터와 회로도 데이터가 일치하는지 여부를 알아보는 것 - 레이아웃 데이터와 회로도 데이터의 비교 검증 LPE ( Layout Parastic Extraction)레이아웃 데이터로부터 기생적인 RC 성분을 추출하는 것  Placement1.     배치 설정 및 검사하기2.     DFT 및 전원 설정하기3.     배치 및 최적화하기4.     클록 트리 합성하기   레이아웃 검증 - 레이아웃 검증 툴 선정 및 DRC 수행1.     커스텀 레이아웃하기2.     DRC 실행하기3.     ..

반도체 공정 및 설계/ASIC 설계 2022. 12. 27. 09:07
floorplan

효율적인 floorplan를 위한 기본 가이드 라인  -      아날로그 및 디지털 블록의 동작 특성을 파악하여 전력 소모, 노이즈 등을 고려-      전체 면적을 최소화 하도록 불필요한 빈 공간이 없도록 배치-      최단 거리의 배선-      매칭이 중요한 레이아웃 우선으로 배치-      바이어스 공급 블록 또는 제어신호 공급 블록은 중앙부에 배치-      되도록 직사각형에 가깝게 전체 모양을 조정 전체적으로 남는 면적이 생기면 VDD와 GND 사이의 전원 안정화를 위한 캐패시터를 배치하거나 차후에 메탈레이어만 수정하여 배선을 바꾸어 회로를 변경시킬 수 있도록 할 수 있는 dummy cell을 넣는다. 전체 칩의 주요 블록 특성 확인-  고속의 동작을 요구하는 블록-   저잡음 특성을 요구..

반도체 공정 및 설계/ASIC 설계 2022. 12. 27. 08:57
수명시험 평가 & latch-up & ESD

수명 시험 평가 ⭐ 가속 수명 시험의 목적일정한 기간 동안 주어진 조건 하에서 연관된 factor들이 많기 때문에 가속 계수를 이용한 방법을 가속 수명 시험이라 한다.⭐ 고장률 수명 곡선은 Bath Tube 형태이고 3가지가 있다.⭐ 반도체 고장 유형 분석의 목적가속 계수를 산출함으로써 신뢰성(예상 수명시간)을 예측할 수 있고 개선 대책을 수립할 수 있다. ⭐ 수명 시험에서 발생 가능한 고장 유형 - Electro-Migration (EM) 의 유형별 분류 : Metal-Migration, Contact-Migration, Stress-Migration-   Hot Electron영향 : Latch up 유발 ⭐ 불량 분석 기법-      전기적 분석 (Electrical Analysis)(가)  DC ..

반도체 공정 및 설계/패키지 & 설계 & 검증 2022. 12. 26. 13:06
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